Организация памяти сигнальных процессоров TMS320C54xx

Министерство образования и  науки Российской Федерации Государственное

образовательное учреждение высшего  профессионального образования

«ПЕНЗЕНСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ»

Кафедра «Информационная безопасность систем и технологий»

 

 

 

 

 

 

 

 

РЕФЕРАТ

по дисциплине «Цифровая и микропроцессорная техника»

на тему:

«Организация памяти сигнальных процессоров TMS320C54xx»

Работу выполнил: ст. ГРУ 08ПК1

Жалнина Д.В.

Работу принял: к.т.н. доцент

Иванов А.П.

 

Пенза 2011

 

 

 

Содержание

 

 

Введение………………………………………………………………………3

1 Организация памяти сигнальных процессоров фирмы Texas Instruments……………………….…………………………………………….8

2  Семейство сигнальных процессоров TMS320C54xx.................………..12 

3 Организация памяти TMS320C54xx……………….…………………......13 .

3.1 Программное пространство TMS320C54xx ……………......…17

3.2 Память программ …………...………………………....………..19

       3.3 Конфигурируемость памяти программы...…………………….21 

3.4 Организация ROM на  микросхеме ……………………...……..22

3.5 Карта памяти адреса программы  …………………………..…..23

3.6  Расширенная память программ …………...…………………..24

3. 7 Память данных …………………...…………………………….26

3.8  Конфигурируемость  памяти данных………………………….27

3.9 Организация RAM на  микросхеме………………………...…..28

Список литературы………………………………………………………….30

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Введение

Цифровые сигнальные процессоры применяются в радиомодемах телекоммуникационных систем, радиолокационных и гидролокационных станциях, радиоприемных  устройствах спутниковых систем связи, в устройствах уплотнения данных и сжатия видеоизображения, для реализации процедур цифровой обработки сигналов в реальном масштабе времени и т.д. Отличительной особенностью реализации алгоритмов цифровой обработки сигналов является поточный характер поступления больших объемов данных в реальном масштабе времени. Это требует высокой производительности цифровых сигнальных процессоров при выполнении большого числа вычислительных арифметических операций и обеспечении возможности интенсивного обмена с внешними устройствами. Это достигается специфической архитектурой и проблемно-ориентированной системой команд цифровых сигнальных процессоров. Эволюция развития архитектуры, а именно, увеличение числа разрядов обрабатываемых данных, рост количества параллельно работающих арифметико-логических устройств, сокращение времени выполнения операций и переходов, наличие аналоговых входов-выходов и пр., позволит применить цифровые сигнальные процессоры в таких нетрадиционных областях радиотехники и связи, как построение мультимедийных систем, обработки графической информации и изображений, ситуационный анализ, игровые задачи.

При построении цифровых сигнальных процессоров применяются  сле-дующие принципы.

Модифицированная архитектура, использующая отдельные запоминающие устройства данных и команд и возможность  обмена между ними. Сокращение длительности цикла выполнения команд. Конвейеризация работы узлов при реализации программы. Аппаратный перемножитель.

Использование специальных  команд, таких как умножение с  накоплением, битовые операции, инверсия битов адреса для реализации быстрого преобразования Фурье и др.

Наиболее распространенными  являются цифровые сигнальные процессоры серий TMS320Cxx, TMS320Cxxxx, ADSP21xx, ADSP210xx, i 960, 56xxx, 9600x. Архитектура различных серий  цифровых сигнальных процессоров имеют  много общего, но есть и отличия.

TMS320C54xx характерна высокая производительность и широкие функциональные возможности обеспечивают процессорам данного семейства широкую область применения: сотовые и радиотелефоны, персональные системы радиовызова, персональные цифровые ассистенты PDA), техника беспроводной передачи данных (радиосети) и т.д.

Процессоры ТМS320С54х отличает комбинирование модифицированной Гарвардской архитектуры с тремя внутренними шинами данных и одной шиной команд. Такая внутренняя организация процессора позволяет обеспечить высокую степень параллельности выполнения команд. Этому семейству свойственна высоко специализированная система команд, наличие на кристалле дополнительных периферийных устройств и увеличенный объем внутренней памяти. Все это позволяет добиться высокой гибкости и производительности.

Три шины данных используются для чтения операндов и записи в результата операции одновременно с выборкой инструкции в одном  процессорном цикле.

Для ускорения выполнения типовых операций сигнальной обработки  помимо "стандартных" для DCР-процессоров блоков барабанного сдвига и адресной арифметики, процессор содержит ряд дополнительных функциональных модулей, повышающих его гибкость и производительность.

• Блок умножения с накоплением (МАС) выполняет над 17 битовыми операндами операции вида: S:=S+A х B за один процессорный такт. Подобные операции характерны для алгоритмов фильтрации, свертки, вычисления корреляционной функции.
• Для быстрого вычисления значений у=ехр(х) микропроцессор содержит блок перекодировки значения аккумулятора (ЕХР Еnсоdеr), интерпретирующее его как значение аргумента и позволяющий вычислять соответствующее значение функции за один такт.
• АЛУ микропроцессора способно выполнять арифметические или логические операции над комплексными числами (используя два регистра-аккумулятора АССА и АССВ) или может функционировать как два 16-разрядных АЛУ, выполняющих одновременно две 16-разрядные операции, два блока МАС могут выполнять операции в цикле одновременно.
• Устройство барабанного сдвига осуществляет сдвиг данных на 0-31 разрядов влево или 0-16 разрядов вправо за один такт, а также совместно с блоком вычисления экспоненциальной функции позволяет выполнять нормализацию содержимого аккумулятора за один такт. Дополнительные возможности сдвига позволяют процессору осуществлять масштабирование данных, выделять разряды числа, предотвращать возникновение переполнения и потери значимости.

Общий объем адресуемой процессором памяти, составляющий 192 16-разрядных слов, разбит на 3 специализированных сегмента: команд, данных и ввода/вывода, каждый из которых может иметь размер до 64 Кслов. Внутри процессора может быть расположена RОМ, объемом до 48 16-разрядных и до 10 Кслов двухвходовой RАМ. В процессоре предусмотрена опция защиты данных во внутренней памяти от сканирования. При установке режима защиты ни одна из команд не сможет получить доступ к содержимому внутрикристальной памяти.

Все микропроцессоры семейства ТМS320С54х имеют одинаковую структуру, однако отличаются друг от друга расположенной на кристалле периферией, соединенной с ЦПУ. В состав периферии входят:

• программно-управляемый генератор тактов ожидания;
• программный переключатель банков памяти;
• параллельные порты ввода/вывода;
• аппаратный таймер и генератор тактовых импульсов.

Генератор тактов ожидания позволяет увеличить число тактов внешней шины для работы с медленной внешней памятью и внешними устройствами.

Переключатель банков памяти позволяет автоматически добавлять один такт при пересечении границ банка памяти внутри программного адресного пространства или при переходе от пространства адресов команд к пространству адресов данных. Этот дополнительный такт позволяет устройству памяти освободить шину раньше, чем другое устройство получит доступ к ней, избегая тем самым конфликтной ситуации при обращении к памяти

Микропроцессоры семейства имеют 64 К портов ввода/вывода. Эти порты предназначены для связи с внешними устройствами с использованием минимума дополнительных внешних декодирующих схем. Интерфейс главного порта (НРI) - 8-разрядный параллельный порт, предназначенный для связи DSP-процессора и хост-процессора системы. Обмен данными между хост-процессором и DSP-процессором осуществляется через внутрикристальную НРI-память объемом 2К 16-разрядных слов, которая может также использоваться как память команд или данных общего назначения. Скорость обмена по НРI составляет до 160 Мбайт/с.

Микропроцессоры семейства  содержат высокоскоростные дуплексные последовательные порты, позволяющие  связываться с другими микропроцессорами, кодеками и другими устройствами. В микропроцессоре реализованы следующие разновидности последовательных портов

• универсальный порт;
• мультиплексный с временным уплотнением;
• порт с автобуферизацией.

Универсальный последовательный порт использует два отображаемых в  память регистра: регистр передачи данных и регистр приема данных. Передача и прием данных сопровождаются генерацией маскируемого прерывания, которое может быть обработано программно. Порт с разделением времени позволяет обслуживать до семи устройств. Буферизированный последовательный порт позволяет осуществлять непосредственный обмен между устройством и памятью, не используя при передаче ресурсов процессора. Максимальная скорость обмена по последовательному порту может составлять до 40 Мбайт/с.

В как и в семействах ТМS320С5х, ТМS320С2хх, в процессоре реализована эффективная трехуровневая система управления энергопотреблением.

 

1 Организация памяти сигнальных процессоров фирмы Texas Instruments

Оперативное запоминающее устройство цифрового сигнального  процессора TMS320C10 разделено на два  отдельных адресных пространства: память команд и память данных, как показано на рисунке 1. Конфигурация памяти команд зависит от состояния уровней сигнала MC/MP устройства управления. При MC/MP, равном логической единице, обеспечивается режим микроконтроллера, а при MC/MP, равном логическому нулю, - режим микропроцессора.     

 

Рисунок 1 - Организация памяти цифрового сигнального процессора TMS320C10

 

 

В режиме микроконтроллера память команд разделена на три области: внутренняя память с адресами 0h-05F3h; резерв, который используется при необходимости загрузки дополнительных команд и внешняя память с адресами 0600h – 0FFFh. Адреса областей памяти записываются в шестнадцатеричном коде. В режиме микропроцессора используется внешняя память с адресами 0h - 0FFFh. Память данных разделена на две равные части по 128 слов в каждой.

Для адресации внешних  портов ввода - вывода используются три  линии шины младших разрядов адреса. Шина данных осуществляет функцию ввода  – вывода за два машинных цикла.

Два вспомогательных 16-разрядных регистра-указателя (AR0, AR1) используются для адресации памяти данных и организации циклов, а также, могут быть использованы для временного хранения данных. В регистре-указателе (ARP) находится бит состояния, который указывает на активный вспомогательный регистр. При значении этого бита, равного логической единице, активизируется вспомогательный регистр AR1, а при значении бита состояния, равного логическому нулю, – регистр AR0. Содержание регистра содержит адрес команд. Указатель страниц ОЗУ данных содержит бит состояния, который указывает на адрес текущей страницы (Стр.1 и Стр.2) ОЗУ данных. Если бит состояния равен логическому нулю, то используются первые 128 слов, а при равенстве единице – вторые 128 слов. Счетчик команд (PC) представляет собой 12-разрядный регистр, используемый для адресации памяти команд. Счетчик команд содержит адрес команды, которая будет выполняться следующей. Содержание регистра модифицируется после выполнения каждой команды, которая будет выполняться следующей.

  В цифровых сигнальных процессорах серии TMS320C2x содержатся ПЗУ команд объемом 4Кбайт x 16 и три блока ОЗУ данных и команд (В0, В1, В2). Блок В0, объемом 256 бит x 16 используется либо как ОЗУ данных, либо как ОЗУ команд. Блоки В1 и В2 предназначены для хранения данных. Распределение памяти зависит от команд конфигурации памяти CNFD и CNFP представлено на рисунке 2.

Команда CNFD (Configure Data Memory) определяет блок В0, как память данных на рисунке 2, а команда CNFP (Configure Program Memory) переводит блок B0 в память команд рисунок 2.

Рисунок 2 -Организация памяти цифровых сигнальных процессоров TMS320C2x 

Использование внутренней памяти команд задается, как и в  цифровом сигнальном процессоре TMS320C10, битом MC/MP, определяющим режим работы как микроконтроллера или микропроцессора. В первом режиме используется внутренняя память, а во втором – применяется внешняя память команд. Следует отметить, что после подачи команды CNFP блок В0 используется как память команд в обоих режимах работы.

В памяти данных расположено шесть регистров с адресами 0h – 05h:

• 16-разрядный приемный регистр последовательного порта, адресуемый как ячейка памяти данных с адресом 0;
• 16-разрядный передающий регистр последовательного порта, адресуемый как ячейка памяти данных с адресом 1;
• 16-разрядный регистр таймера, адресуемый как ячейка памяти данных с адресом 2;
• 16-разрядный регистр периода таймера, адресуемый как ячейка памяти данных с адресом 3;
• 6-разрядный регистр маски прерываний, адресуемый как ячейка памяти данных с адресом 4;
• 8-разрядный регистр глобальной памяти, адресуемый как ячейка памяти данных с адресом 5.

Полное адресное пространство цифровых сигнальных процессоров серии TMS320C2x состоит из памяти команд (64Kбайт) и памяти данных (64Кбайт). Эти процессоры имеют длительность цикла выполнения команд 80…200нС, объем внутреннего ОЗУ 544 бит x 16 или 1568 бит x 16, ПЗУ команд емкостью 4Кбит x 16. Постоянное запоминающее устройство команд может быть перепрограммируемым с ультрафиолетовым стиранием.

Особенностью этих цифровых сигнальных процессоров является 16 шестнадцатиразрядных параллельных портов ввода-вывода, таймер и последовательный порт для прямого подключения модема.

 

2 Семейство сигнальных процессоров TMS320C54xx 

Цифровые сигнальные процессоры серии TMS320C54xx являются раз-витием архитектуры TMS320С2х, но обладают большим быстродействием, расширенным набором команд. Они более приспособлены для решения задач обработки сигналов в реальном масштабе времени.