содержание 

ТЕХНИЧЕСКОЕ ЗАДАНИЕ

Введение 2

1 Арифметико-логическое устройство 4

1.1Организация и принцип действия 4

1.2 Счётчик команд 5

2 Триггеры и счётчики. Разновидность и порядок работы 7

2.1 Триггеры. Виды триггеров 7

2.2 Счётчики 12

3 Описание функциональной схемы 4-х разрядного суммирующего счётчика на асинхронных Т-триггерах  с инверсными динамическими входами 15

4 Практическая реализация счётчика заданной микросхемы (К555ИЕ14) 18

Заключение 21

список литературы 22 

 

Введение

 

     Все цифровые вычислительные устройства построены  на элементах, которые выполняют  те или иные логические операции. Одни элементы обеспечивают переработку  двоичных символов, представляющих цифровую или иную информацию, другие — коммутацию каналов, по которым передается информация, наконец, третьи — управление, активизируя  различные действия и реализуя условия  их выполнения. Электрические сигналы, действующие на входах и выходах названных элементов, имеют, как правило, два различных уровня и, следовательно, могут быть представлены двоичными символами, например 1 или 0.Принято считать, что логическому нулю соответствует низкий уровень напряжения, а логической единице — высокий.

Рис.1- Кодирование двоичной информации

        Таким образом, каждому сигналу на входе или выходе двоичного элемента ставится в соответствие логическая переменная, которая может принимать лишь два значения: состояние логической единицы (событие истинно) и состояние логического нуля (событие ложно). Эти переменные называют булевыми по имени английского математика Дж. Буля, который еще в девятнадцатом столетии разработал основные положения математической логики.

     Любую логическую функцию всегда можно  представить в виде совокупности простейших логических операций. К  таким операциям относятся:

     - отрицание (операция «НЕ»);

     - логическое умножение (конъюнкция, операция «И»);

     - логическое сложение (дизъюнкция, операция «ИЛИ»).  
 
 
 
 
 
 
 
 
 
 
 
 
 
 

1 Арифметико-логическое  устройство

1. Организация и принцип действия

 

     Исходные данные (операнды) по командам УУ  считываются из ОЗУ в регистры первого и второго операндов (связь 1). Выборка программы из памяти осуществляется с помощью счётчика команд. Счетчик команд — регистр УУ, содержимое которого соответствует адресу очередной выполняемой команды; служит для автоматической выборки программы из последовательных ячеек памяти. Из УУ в блок управления АЛУ поступает команда на выполнение той или иной операции (связь 2), которая передается им в операционную часть (связь 3). В соответствии с этой командой операционная часть выполняет нужное действие с данными, которые выбираются из регистров первого и второго операндов (связь 6). Результат заносится в регистр результата (связь 4), откуда – в ОЗУ (связь 5). 

Рис.2-Схема  построения АЛУ 

1.2 Счётчик команд

 
 

       Та часть процессора, которая выполняет команды, называется арифметико-логическим устройством (АЛУ), а другая его часть, выполняющая функции управления устройствами, называется устройством управления (УУ).

       Обычно эти два устройства выделяются чисто условно, конструктивно они не разделены.

       Структурная схема управляющего устройства  показана на рисунке 3.

                                   Рис.3-Структурная схема УУ.

       Выборка программы из памяти осуществляется с помощью счетчика команд. Этот регистр процессора последовательно увеличивает хранимый в нем адрес очередной команды на длину команды.

       А так как команды программы расположены в памяти друг за другом, то тем самым организуется выборка цепочки команд из последовательно расположенных ячеек памяти. Блок центрального управления генерирует сигнал о начале выполнения очередной команды (связь 1). Ее адрес А находится в счетчике адреса команд.

        Блок выборки из памяти по сигналу считывает из ОЗУ по адресу А, который выбирается из счетчика адреса команд (связь 8), очередную команду (связь 2) и помещает ее на временное хранение в регистр команд (связь 3).

        Дешифратор кода операции выбирает код (связь 4) и расшифровывает его. Затем передает информацию блоку формирования управляющих сигналов (связь 10):

 если операция арифметическая, от блока формирования управляющих сигналов поступает сигнал в блок выборки из памяти (связь 5) с командой считать из ОЗУ операнды, расположенные  по адресам, указанным в регистрах первого и второго операндов (связь 6), и поместить их в соответствующие регистры АЛУ. Затем формируется сигнал в АЛУ на выполнение нужной операции (связь 7). Счетчик адреса команд увеличивается на объем команды (связь 9);

если  операция ввода-вывода, блок формирования управляющих сигналов формирует  сигнал УВв и УВыв (связь 7). Счетчик адреса увеличивается на объем команды (по связи 9);

если  операция условного перехода, блок центрального управления анализирует  результат предыдущей операции, находящийся  в АЛУ. Если знак результата отрицателен, в счетчик адреса команд записывается адрес из регистра первого операнда. Если знак положителен, в счетчик  адреса команд записывается адрес из регистра второго операнда. Если результат  равен 0, в счетчик адреса команд добавляется 1 (эти связи не показаны). Так реализуется принцип условного  перехода.

        Если операция безусловного перехода, в счетчик адреса команд пересылается содержимое регистра первого операнда (связь не показана). 

2 Триггеры и счётчики. Разновидность и порядок работы

2.1 Триггеры. Виды триггеров

 
 

      Триггером называется устройство, обладающее двумя состояниями устойчивого равновесия и способное под воздействием внешнего управляющего сигнала переходить скачком из одного состояния в другое.

Основные  области применения триггера:

• запоминающая ячейка в устройствах электронной  памяти ЭВМ;

• элемент  деления на 2 в импульсных счетчиках и делителях

частоты;

• устройство для расширения (увеличения длительности)

импульсов;

• устройство, восстанавливающее форму прямоугольного импульса.

Классификация триггеров по способу организации  логических

связей:

• триггеры с раздельным запуском или триггеры с установочными

входами – RS-триггеры;

• триггеры со счетным входом Т-триггеры;

• Триггеры с приемом информации по одному входу – D-триггеры;

• Универсальные триггеры – JK-триггеры.

        По способу записи информации триггеры делят на асинхронные и синхронизируемые (тактируемые). В асинхронных триггерах информация, записанная в триггер, может изменяться в любой момент времени при изменении входных сигналов. В синхронизируемых триггерах информация на выходе может меняться только в определенные моменты времени, задаваемые дополнительным синхронизирующим сигналом.

      Как правило, триггер имеет два выхода: прямой Q и инверсный Q. Состояние триггера определяется по прямому выходу Q. Число входов зависит от выполняемых функций:

• S – вход установки триггера в единичное состояние;

• R – вход установки триггера в нулевое состояние;

• Т – счетный вход;

• D – вход приема информации;

• С – вход синхронизации;

• J,K – логические входы;

• V – вход разрешения / запрета работы триггера.

             Условные обозначения триггеров  приведены на рис.4

Рис. 4. Условные обозначения триггеров 

       В основе всех схем триггеров  лежит основной (базовый) асинхронный RS-триггер. RS-триггер может быть построен на двух логических элементах И-НЕ (рис.5) (или ИЛИ-НЕ). Элементы охвачены цепями обратных связей, для чего выход каждого элемента подключен к одному из входов другого элемента. Триггер имеет два входа: S – вход установки в единичное состояние (от англ. set– установка) и R – вход сброса в нулевое состояние (от англ. reset– сброс). Логика элементов И-НЕ, на которых построен триггер,  имеет простое словесное выражение: любой ноль на входе дает единицу на выходе. Из этого следует, что управляющими сигналами для этого триггера будут сигналы логического 0.При подаче нуля на вход S и единицы на вход R (S=0, R=1) на прямом выходе будет уровень логической 1. Эта единица по цепи обратной связи поступает на один из входов нижнего по схеме элемента и вместе с единицей на входе R дает логический 0 на инверсном выходе. Это режим установки триггера в единичное состояние. При входных сигналах S=1 и R=0 триггер будет установлен в нулевое состояние: на прямом выходе уровень логического 0, на инверсном – 1. 

Рис. 5. Схема асинхронного RS-триггера и его условное

обозначение (кружки у входов указывают на инверсные  входы

– управление сигналом логического 0)

     На (рис.6) содержатся таблицы переходов, отражающие порядок функционирования RS-триггера на элементах И-НЕ и ИЛИ-НЕ соответственно.