Автор работы: Пользователь скрыл имя, 26 Января 2013 в 23:19, курсовая работа
Объект проектирования в данной работе – кодер Грея (далее КГ).
Изначально предназначался для защиты от ложного срабатывания электромеханических переключателей. Сегодня коды Грея широко используются для упрощения выявления и исправления ошибок в системах связи, а также в формировании сигналов обратной связи в системах управления.
Объект, рассматриваемый в данной работе, спроектирован на базе ИМС и предназначен, прежде всего, для применения в составе систем передачи телеметрической информации в качестве вторичного преобразователя.
ГОУ ВПО «Сургутский
Ханты-Мансийского автономного округа
– Югры»
Факультет автоматики и телекоммуникаций
Кафедра автоматики и компьютерных систем
Пояснительная записка к курсовой работе
по дисциплине Цифровая схемотехника
Вариант №14
Тема: «Кодер Грея»
Выполнил: студент группы 12-81
Квасков С.В.
Принял: к.т.н. доцент Запевалова Л.Ю.
Дата принятия готовой работы
«___» ___________________2011 г.
Сургут 2011 г.
Содержание
Объект проектирования в данной работе – кодер Грея (далее КГ).
Для более полного понимания объекта рассмотрим определение кода Грея:
Код Грея — система нумерования, в которой два соседних значения различаются только в одном разряде. Наиболее часто на практике применяется рефлексный двоичный код Грея, хотя в общем случае существует бесконечное множество кодов Грея для систем счисления с любым основанием. В большинстве случаев, под термином "код Грея" понимают именно рефлексивный бинарный код Грея.
Изначально предназначался для защиты от ложного срабатывания электромеханических переключателей. Сегодня коды Грея широко используются для упрощения выявления и исправления ошибок в системах связи, а также в формировании сигналов обратной связи в системах управления [1].
Объект, рассматриваемый в данной работе, спроектирован на базе ИМС и предназначен, прежде всего, для применения в составе систем передачи телеметрической информации в качестве вторичного преобразователя.
Согласно заданию необходимо разработать «КГ». Входная комбинация 7-разрядного двоичного кода поступает параллельно, и после преобразования выдается последовательно, с заданной частотой, или «вручную» с помощью соответствующего переключателя. Скорость выдачи должна устанавливаться либо 2400 бит/с, либо 1200 бит/с. Поскольку входная информация поступает параллельно, а выходная последовательно, входная комбинация должна быть зафиксирована в схеме на протяжении всего времени выдачи уже преобразованной комбинации. Последовательность элементов выходной комбинации должна быть фиксирована в порядке убывания весовых коэффициентов разрядов. Каждая комбинация дополняется контрольным элементом, который выбирается по признаку нечетности единиц в уже преобразованной комбинации (1 – не четно, 0 - четно). Так как в техническом задании отсутствует указание о конкретном положении в выходной комбинации контрольного элемента, зададим его произвольно – в начале выдачи выходной комбинации. Так же, «начало» передачи выходной комбинации должно быть «отмечено» специальным маркерным импульсом, имеющем длительность в два раза больше чем длительность информационных импульсов.
Таким образом, проектируемое устройство будет иметь 8 входных линий, 7 из которых – информационные, и один предназначен для выбора режима вывода выходной комбинации, если не выбран «ручной режим». Так же устройство будет иметь 2 выхода – один «информационный», для последовательного вывода преобразованного кода, и один «маркерный».
Согласно приведенному анализу, на вход «КГ» поступает информация по 7-разрядной магистрали данных. Учитывая основные функции, КГ должен состоять из 5 основных блоков (рисунок 1).
Рисунок 1. Структурная схема «ПДКГ».
Для последовательной выдачи преобразованной информации, нужно однократно преобразовать входную и сохранять ее на протяжении выдачи всей комбинации, следовательно, преобразование должно проводиться параллельно (блок параллельного преобразования). Так же уже преобразованная информация проходит через блок формирования признака четности/нечетности, и далее сохраняется для последовательного вывода (блок хранения и последовательного вывода). Поскольку техническим заданием предусмотрен выбор режима выдачи информации, в схеме так же будет присутствовать блок разрешения последовательного вывода, на вход которого будет поступать информация о выбранном режиме работы. Он будет давать соответствующий сигнал о выдаче блоку хранения и блоку формирования маркерного импульса. Результатом работы всего КГ будет последовательный вывод преобразованного кода и соответствующего маркерного импульса, который «отмечает» начало передачи.
Функциональная схема
Рассмотрим способы
1) под двоичным числом записать такое же число со сдвигом вправо на один разряд (при этом младший разряд сдвигаемого числа теряется);
2) произвести поразрядное
Приведем пример, в котором поставим в соответствие двоичному коду – код Грея (соседние значения различаются только в одном двоичном разряде):
Таблица 1
Представление двоичного кода в коде Грея
Двоичный код |
Код Грея |
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 |
0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000 |
Как видно из приведенного примера, перевод из двоичного кода в код Грея достаточно прост – значение соответствующего разряда в коде Грея равно сумме по модулю два, значения соответствующего разряда и значения более старшего разряда в двоичном коде. То есть, справедлива формула[2]:
выходное значение на разряде (код Грея).
входное значение на разряде (двоичный код).
соответствующий разряд.
Формула справедлива для всех разрядов кроме самого старшего, т.к. он передается без изменений.
Данную операцию выполняет логический элемент «ИСКЛЮЧАЮЩЕЕ ИЛИ», подключенный согласно схеме (см. Приложение А).
2.2 Блок формирования признака четности/нечетности
Блок формирования признака четности/нечетности представляет собой
8-и разрядную схему контроля четности.
Блок разрешения последовательного вывода включает в себя генератор заданной частоты (2400 бит/с), двоичный счетчик, два мультиплексора, два инвертора, две клавиши и логические элементы «И» и «ИСКЛЮЧАЮЩЕЕ ИЛИ». При подключении согласно схеме (см. Приложение A), на данных устройствах реализуется блок, позволяющий задавать различные режимы работы схемы, задающиеся сигналами выбора режима. Сигнал с генератора поступает на двоичный счетчик, который используется как делитель частоты, для получения скорости передачи 1200 бит/с. Затем сигнал подается на мультиплексор-селектор (D7), осуществляющий выбор режима передачи данных в зависимости от сигнала на адресном входе А0. Если на A0 логический «0», то скорость выдачи устанавливается 2400 бит/с, а при логической «1» - 1200 бит/с.
Для ручного режима предусмотрены две кнопки: SB1 - 1200 бит/с и SB2 - 2400 бит/с на панели прибора. Если нажата одна из клавиш, то активируется ручной режим. Установление заданной скорости осуществляется мультиплексорами (D7,D9). На информационные входы D0-D3 которого подаются сигналы логического «0», логической «1», сигнал с 8 контакта, соответственно. Если нажата кнопка SB1, то при помощи логических элементов, подключенных согласно схеме (см. Приложение А), на адресных входах мультиплексора D9 появляется комбинация 01, т.е. на выходе имеется сигнал D1 (логическая «1»). Этот сигнал активизирует передачу данных со скоростью 1200 бит/с на мультиплексоре D7. Если же нажата вторая кнопка - SB2, тогда на адресных входах D9 появляется комбинация 00, т.е. на выходе мультиплексора сигнал D0 (логический «0»). Этот сигнал активизирует передачу данных со скоростью 2400 бит/с на мультиплексоре D7. Если же не нажата ни одна из клавиш или нажаты обе, тогда на адресных входах D9 появляется комбинация 10, т.е. сигнал с входа D2 (сигнал с 8 контакта), тогда передача информации происходит в автоматическом режиме, при этом скорость передачи данных завит от данного сигнала. Так, при логическом «0» частота выдачи устанавливается равной 2400 бит/с, а при логической «1» - 1200 бит/с.
Блок формирования маркерного импульса представляет собой четырехразрядный синхронный реверсивный счетчик (модуль счета 8) с синхронным режимом записи, инвертор и схему предустановки – RC цепь (см. Приложение А), который позволяет при окончании вывода КГ очередной преобразованной информации, считывать новую, для ее последующего вывода. Так, при включении подачи питания схемой предустановки подается сигнал разрешения записи, согласно которому в информационные входы записывается комбинация 0111, и при первом синхроимпульсе формируется сигнал считывания информации с входов, и записи в блок хранения и последовательного вывода преобразованного кода. Далее при начале последовательного вывода всех разрядов преобразованной информации, счетчик формирует маркерный импульс, который имеет длительность в 2 раза больше чем длительность информационных импульсов, реализованного на логических элементах подключенных согласно схеме (см. Приложение А). По завершению выдачи комбинации формируется сигнал записи преобразованного кода в блок записи и хранения информации. Разрешающей комбинацией для такого сигнала является наличие логического «0» на выходе, для этого используем инвертор для преобразования логической «1» в логический «0», предполагается, что запись в регистр будет происходить асинхронно.
Блок хранения и последовательного вывода представляет собой 8-разрядный регистр, с возможностью параллельной записи и последовательным выводом (сдвигом).
Принципиальная схема разработана на основе функциональной, с учетом интегральных микросхем серий ТТЛ и ТТЛШ.
Для разработки принципиальной схемы была выбрана серия КР1533 (см. Приложение Б), т.к. в отличии от серий К 155 и К 555 обладает меньшей потребляемой мощностью и более высоким быстродействием.
Напряжение питания микросхем серий ТТЛ 5 В ±5%, для серии КР1533 допуск на напряжение питания ±10% [3].
Непосредственно параллельное преобразование выполняется на элементах «исключающее ИЛИ» - КР1533 ЛП5 (D1, D6.1-D6.2), выпускаемых промышленностью и объединенными по четыре элемента в одной ИМС.
Для осуществления контроля четности была выбрана восьмиразрядная схема контроля четности. При ОЕ=0 ИС осуществляет контроль четности, характерный для выходов тем, что при четном числе единиц на входе DI, на выходах имеем PE=1 и PO=0 (D2). [6]
Хранение и последовательный вывод преобразованной информации осуществляется при помощи восьмиразрядного сдвигового регистра с последовательным выводом КР1533 ИР9(D3). Входная информация, представленная в параллельном коде на входе DI, записывается в регистр асинхронно при логическом «0» на входе WR, причем состояние других входов могут быть произвольными.
Генератор импульсов заданной частоты реализован на базе ИМС КР1533 АГ3 (D4) – два одновибратора с перезапуском, который подключен согласно схеме (см. Приложение Б).
При подачи логической 1 на входы R и ST2 запуск одновибратора происходит по отрицательному фронту импульса на ST1.
Для обеспечения передачи сигнала со скоростью 2400 бит/с, произведем расчет внешних времязадающих элементов R и С.
, где τ – длительность импульса.
Длительность импульса для КР1533 АГ3 рассчитывается согласно формуле:
Выберем значение емкости С=0,33мкФ, тогда сопротивление резистора R находиться по формуле:
кОм.
Делитель частоты, предназначенный для обеспечения скорости передачи 2400 бит/с и 1200 бит/с, реализован на четырехразрядном синхронном реверсивном счетчике с асинхронным переносом КР1533 ИЕ7 (D5).
Прямой счет осуществляется при подаче импульсов на вход СU, при этом на входах CD и WR должна быть подана логическая «1», на входе R - логический «0». Переключение триггеров счетчика происходит по положительным перепадам тактовых импульсов от низкого уровня к высокому на каждом из этих тактовых входов.
Выбор режима выдачи информации осуществляют два четырехканальный двухразрядных мультиплексора с адресным селектором и третьим состоянием выхода (z-состоянием) КР1533 КП12 (D7,D11), два инвертора (D9.4-D9.5) КР1533 ЛН1, «исключающее ИЛИ» - КР1533 ЛП5 ( D6.3), «И» КР1533ЛИ1(D10.3).
На выход каждого мультиплексора проходит сигнал со входа с номером, соответствующим десятичному эквиваленту двоичного кода, поданного на адресные входы 1 и 2. Каждый мультиплексор имеет свой вход перевода выхода в z-состоянием состояние ЕО. Выходы микросхемы активны при логическом «0» на входе ЕО
Для формирования и выдачи маркерного импульса используется четырехразрядный синхронный реверсивный счетчик с асинхронным переносом КР1533 ИЕ7(D8).
Прямой счет осуществляется при подаче импульсов на вход СU, при этом на входах CD и WR должна быть логическая «1», на входе R - логический «0». Переключение триггеров счетчика происходит по положительным перепадам тактовых импульсов от низкого уровня к высокому, на каждом из этих тактовых входов.