Микропроцессоры

 

Микропроцессорный модуль является основным узлом микропроцессорной системы. В его состав входит сам микропроцессор, тактовый генератор, буферные регистры, шинный формирователь, дешифратор адреса контроллера прерываний и контроллер прерываний.

Функциональная схема микропроцессорного модуля представлена в приложении Б.

Генератор тактовых импульсов выполнен на микросхеме 8284. Генератор имеет в своем составе кварцевый резонатор для обеспечения повышенной стабильности частоты генерируемого сигнала, кнопку сброса, обеспечивающую выдачу генератором на вход процессора сигнала reset,

RC цепь исключающую эффект “дребезга”  контактов при нажатии кнопки  сброса. Генератор имеет пять  входов и три выхода. К входам X1 и X2 подключается кварцевый резонатор, вход F/C служит для выбора внутреннего или внешнего задающего генератора, при подаче на него логического “0” генерация тактовых импульсов производится внутренним генератором, при подаче “1” – внешним задающим генератором, вход CSN позволяет обеспечить синхронизацию тактовых сигналов путем сброса делителей частоты при работе от внешнего задающего генератора. Входы F/C и CSN в данной схеме заземлены. К входу RES подключается кнопка сброса. На выходе CLK подключенному к входу CLK процессора, формируется тактовый сигнал создаваемый генератором. Выход RES служит для выдачи сигнала сброса, и подключен к входу CLR процессора. Выход RDY генератора подключен к входу RDY процессора, и выдает сигнал готовности генератора.

В качестве центрального процессора используется микросхема микропроцессора I8086. Эта микросхема имеет шестнадцать входов/выходов AD0-AD15, обеспечивающих выдачу адреса на шину адреса, и выдачу (прием) данных на (с) шину данных. Эти выходы подключены к двум микросхемам 8282 и к одной микросхеме 8286 таким образом, что младшие восемь разрядов подключены к одной микросхеме 8282 и одной 8286, старшие к оставшейся микросхеме 8282. Сигнал STB формируемый микропроцессором является стробирующим сигналом для буферных регистров RG. Выход OP/IP формирует сигнал направления передачи данных для шинного формирователя выполненного на микросхеме 8286. Сигнал DE определяет тип информации передаваемой в текущий момент на шину AD0-AD15 (адрес/данные), и является сигналом выбора микросхемы для шинного формирователя. Сигнал M/IO служит для указания типа устройства (память или устройства В/В) при адресации. Сигналы R и W являются стробирующими сигналами чтения и записи соответственно. На вход INT поступают сигналы запроса прерывания от контроллера прерываний, с выхода INTA обратно в контроллер прерываний поступают сигналы подтверждения прерывания. Вход процессора MN/MX служит для выбора типа конфигурации системы (максимальная/минимальная). Для выбора минимальной конфигурации к этому входу подведена логическая “1”.

Буферные регистры выполнены на восьми разрядных микросхемах 8282. Входы  данных этих микросхем подключены к  выходам AD0-AD15 микропроцессора, выходы подключены к шине адреса. На вход стробирования STB поступает сигнал стробирования адреса STB с процессора, ко входу выбора микросхемы OE подведен логический “0”.

Шинный формирователь выполнен на восьми разрядной микросхеме 8286. Входы данных этой микросхемы подключены к входам/выходам AD0-AD7 микропроцессора, выходы подключены к шине данных. На вход направления передачи данных поступает  сигнал OP/IP с процессора, к входу  выбора микросхемы CS подведен сигнал DE формируемый процессором.

На микросхеме DD6 выполнен дешифратор адреса для контроллера прерываний (8259). К входу дешифратора подключены все разряды шины адреса и сигнал M/IO. На выходе дешифратора формируется логический “0” если все разряды шины адреса находятся в состоянии логического “0” и сигнал M/IO сигнализирует о выборе устройства ввода/вывода. Выход дешифратора подключен к входу CS (выбор микросхемы) контроллера прерываний.

Контроллер прерываний выполнен на микросхеме 8259. Микросхема подключается к шине данных через входы/выходы D0-D7. Вход A0, подключенный к младшему разряду шины адреса используется для выбора регистров контроллера при обмене данными между контроллером и процессором. Выход INT подключенный к одноименному входу процессора используется для формирования запроса прерывания контроллером, в свою очередь вход контроллера INTA обеспечивает получение подтверждения прерывания. Сигналы R и W являются стробирующими сигналами чтения и записи информации соответственно. Вход SP подтянутый к логической “1”, служит для выбора роли микросхемы (ведущий “1”, ведомый “0”) если используется несколько микросхем одновременно. На входы IR0, IR1 поступают запросы прерывания от модуля ввода/вывода.

 

 

 

 

 

 

 

 

 

 

 

 

 

4 Разработка функциональной схемы  модуля памяти

Модуль  памяти включает в себя оперативное  запоминающее устройство, выполненное  на двух микросхемах (DD4, DD5) с организацией 32Кx4, постоянное запоминающее устройство в виде восьми микросхем (DD6÷DD13) с организацией 8Кx1 и дешифратор старших разрядов адреса, выполненный на микросхемах DD1÷DD3, обеспечивающий обращение к ОЗУ в диапазоне адресов 0000h÷7FFFh, и к ПЗУ в диапазоне адресов E000h÷FFFFh. Эти адреса были вычислены из расчета:

- для ОЗУ: начальный адрес + объем памяти (байт) – 1

- для ПЗУ: конечный адрес – объем памяти (байт) + 1

В данном случае начальный адрес ОЗУ равен 0000h, объем памяти 256 Кбит = 32 Кбайт, следовательно:

0000h + 8000h (32 Кбайт) – 1 = 7FFFh                

Конечный  адрес ПЗУ равен FFFFh, объем ПЗУ 64 Кбит = 8 Кбайт, следовательно:

FFFFh – 2000h (8 Кбайт) + 1 = E000h

В приложении В представлена функциональная схема модуля памяти. Таблица распределения адресного пространства представлена ниже.

На микросхемах DD1, DD3 выполнена комбинационная логическая схема (КЛС), выходной сигнал которой является входным сигналом CS (выбор микросхемы) для микросхем памяти ОЗУ DD4, DD5. Ниже представлена таблица истинности для этой КЛС:

 

Рисунок 1 – Таблица распределения адресного пространства

 

Таблица 3 – Таблица истинности КЛС на микросхемах DD1 и DD3

№	А15
1	x	0	x	x	1
2	1	x	x	x	1
3	x	x	1	1	1
4	0	1	0	1	0
5	0	1	1	0	0

 

Учитывая, что сигналом выбора микросхем для DD4, DD5 является логический "0", из таблицы видно, что память ОЗУ будет выбрана только тогда, когда:

- старший разряд адреса (А15) равен "0", что обеспечивает доступ к адресам в диапазоне 0000h¸7FFFh;

- сигнал M/ равен "1" (выбор модуля памяти);

- один из сигналов или равен "0" (строб чтения или записи).

Комбинационная  логическая схема, выполненная на микросхеме DD2, выходной сигнал которой является входным сигналом (выбор микросхемы) для микросхем памяти ПЗУ DD6¸DD13, обеспечивает доступ к этим микросхемам только в момент чтения информации из ПЗУ. Ниже представлена таблица истинности для этой КЛС:

Таблица 4 – Таблица истинности КЛС на микросхемах DD2

№	А13	A14	A15
1	x	x	x	x	1	1
2	x	x	x	0	x	1
3	0	x	x	x	x	1
4	x	0	x	x	x	1
5	x	x	0	x	x	1
6	1	1	1	1	0	0

 

Учитывая, что сигналом выбора микросхем для DD6¸DD13 является логический "0", из таблицы видно, что память ПЗУ будет выбрана только тогда, когда:

- старшие разряды адреса А13, А14, А15 равны "1", что обеспечивает доступ к адресам в диапазоне E000h¸FFFFh;

- сигнал M/IO равен "1" (выбор модуля памяти);

- сигнал R равен "0" (чтение памяти).

Адресные  входы микросхем памяти ОЗУ DD4 и DD5, подключены к младшим 14-ти разрядам шины адреса, что позволяет адресовать 16384 ячеек памяти. Выходы данных этих микросхем подключены к шине данных таким образом, что выходы микросхемы DD4 подключены к младшим четырем  разрядам шины данных, а выходы микросхемы DD5 к старшим четырем. В итоге, поскольку к шине адреса эти микросхемы подключены одинаково, мы имеем адресацию  к восьмиразрядным ячейкам памяти.

  Адресные  входы микросхем памяти ПЗУ  DD6¸DD13, подключены к младшим 12-ти разрядам шины адреса, что позволяет адресовать 4096 ячеек памяти. Выходы данных этих микросхем подключены к шине данных таким образом, что каждая микросхема подключена к одному из разрядов шины данных. В итоге, поскольку мы имеем восемь микросхем ПЗУ, и к шине адреса эти микросхемы подключены одинаково, мы имеем адресацию к восьмиразрядным ячейкам памяти.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

5 Разработка функциональной схемы  модуля ввода/вывода

 

  Модуль  ввода/вывода содержит в себе  два порта – параллельный порт  ввода, выполненный на микросхеме 8255, и последовательный порт вывода, выполненный на микросхеме 8251. Так  же в состав модуля ввода/вывода  входят комбинационные логические  схемы, выполняющие роль дешифраторов адреса портов, и логическая схема, фиксирующая изменение состояния информационных входов порта ввода, для формирования сигнала запроса прерывания. Функциональная схема модуля ввода/вывода представлена в приложении Г.

  Входы/выходы  данных микросхемы 8255 соединены  с шиной данных, адресные входы  А0 и А1 соединены с соответствующими разрядами адресной шины, причем вход А1 соединен с линией первого разряда шины адреса через инвертор. С шины управления на входы WR и RD микросхемы поступают сигналы чтения и записи данных, на вход CS (выбор микросхемы) поступает сигнал от дешифратора адреса, выполненного на микросхемах DD2, DD3. На микросхемах DD7÷DD15, выполнена схема, обеспечивающая формирования сигнала запроса прерывания IRQ0, при любом изменении информации на входах PA0÷PA7 микросхемы 8255.

Входы/выходы данных микросхемы 8251 соединены с  шиной данных, вход C/D (команды/данные) соединен с младшим разрядом адресной шины, с шины управления на входы  и   микросхемы поступают сигналы чтения и записи данных, на вход (выбор микросхемы) поступает сигнал от дешифратора адреса, выполненного на микросхеме DD4. На вход CLK (синхронизация) и RST (сброс) поступают соответствующие сигналы (формируемые тактовым генератором) с шины управления. Сигнал с выхода TxE сигнализирующий о том, что порт передал данные на периферийное устройство и готов принять очередной байт от процессора для передачи, поступает на шину управления как сигнал запроса прерывания IRQ1. Функциональная схема модуля ввода/вывода приведена в приложении Г.

Дешифратор  адреса порта ввода в виде КЛС  выполненной на микросхемах DD2 и DD3, обеспечивает формирование логического “0”, являющегося сигналом выбора микросхемы порта ввода (DD5). Ниже приведена таблица истинности, для данной КЛС:

Таблица 5 – Таблица истинности КЛС на микросхемах DD2 и DD3

№	А1	А2	А3÷А15
1	x	x	x	1	1
2	x	x	1	x	1
3	0	0	x	x	1
4	1	1	x	x	1
5	0	1	0	0	0
6	1	0	0	0	0

 

Таким образом, выбор микросхемы DD5 обеспечивается выполнением следующих условий:

- сигнал равен “0” (выбор устройства ввода/вывода);

- все разряды шины адреса, начиная с А3 и по А15 равны “0”;

- значения разрядов А1 и А2 не равны между собой.

Из этого  следует, что обращение к микросхеме порта ввода возможно в диапазоне  адресов 02h÷05h, что соответствует  условию задания. Необходимость выделения пору ввода не одного, а четырех адресов, обусловлена тем что микросхема 8255 имеет в своем составе три порта ввода/вывода, адресация к которым производится посредством адресных входов А0, А1 микросхемы, еще один адрес отводится под регистр управляющего слова микросхемы. Таким образом, комбинационная логическая схема выполненная на микросхемах DD1, DD2, DD3, обеспечивает как бы “смещение” адреса 00h, являющегося базовым адресом микросхемы 8255, на адрес 02h являющийся базовым адресом порта ввода системы. Таблица преобразования адресов, комбинационной логической  схемой выполненной на микросхемах DD1, DD2, DD3, представлена ниже: